Označení:

ČSNEN 61691-3-3 (013750)

Datum vydání:

01.05.2002

Název:

Jazyky pro popis chování systému - Část 3-3: Syntéza v jazyku VHDL. (Text normy není součástí výtisku).

Katalogové číslo:

64774

Čárový kód:

8590963647746

Anotace normy:

Soubor mezinárodní normy EN 61692 poskytuje prostředky k návrhu objektu pomocí základní specifikace hardwaru v jazyku VHDL. Popisný jazyk hardwaru VHDL (Hardware Description Language) slouží pro velmi rychlé integrované obvody VHSIC (Very High Speed Integrated Circuit). Používá se pro zpracování dokumentace, ověřování a syntézu velkých číslicových celků. Přesná definice jazyka VHDL je obsažena v Části 1: Referenční příručka jazyka VHDL. Jazyk slouží k návrhu hardwaru s přesně definovanými vstupy a výstupy a vykonává přesně stanovené funkce. Předmětem návrhu může být celý systém, podsystém, deska, čip, makrobuňka, logické hradlo nebo jakákoliv úroveň abstrakce mezi tím. Jazyk VHDL se může použít i k popisu konfigurace při sestavování navržených entit, aby tvořily celkový návrh. Tato část normy je založena na dokumentu IEEE Std 1076-3:1997: Norma IEEE - Syntéza sad. Podporuje syntézu v jazyku VHDL a ověřování hardwarových návrhů pomoci definice typů vektorů pro zobrazení celočíselných hodnot se znaménkem i bez znaménka.


Další informace



Náhled obsahu normy:

Datum aktualizace 15.05.2012

NORMSERVIS s.r.o. - Technická normalizace

NORMSERVIS s.r.o.

Jamská 1670/30

591 01 Žďár nad Sázavou